Конвейерный умножитель по модулю

Аннотация

Рассматриваются различные походы к умножению многоразрядных чисел по модулю. Приводится алгоритм умножения чисел, где процесс умножения по модулю разбивается на шаги и в каждом шаге операция умножения совмещаясь с операцией приведения чисел по модулю формируется частичный остаток. Рассмотрены схемные решения для конвейерного умножения чисел по модулю с анализом младших разрядов множителя. В предложенном умножителе по модулю не требуются выполнять предварительные вычисления и результаты вычисления не выходят за разрядные сетки модуля. Для оценки эффективности используются соотношения, по которым временные параметры умножителей определяются без конвейера и с использованием конвейера. Проверка алгоритма и схемы конвейерного умножителя по модулю осуществлена на плате Nexys 4 на базе FPGA Artix-7 от фирмы Xilinx. Язык Verilog HDL используется для описания схемы конвейерного умножителя по модулю. Приводятся результаты временного моделирования устройства в виде временных диаграмм, подтверждающих правильную работу устройства.